ru en

Инженер FPGA developer (verilog/ system verilog)


Обязанности:

  • программирование блоков цифровой обработки сигналов на ПЛИС (verilog/ system verilog);
  • моделирование систем связи и алгоритмов ЦОС в Matlab, в том числе с использованием Simulink;
  • участие в комплексной отладке и испытаниях систем связи.

 Требования:

  • высшее профессиональное образование;
  • знание языков программирования verilog, system verilog;
  • работа с Hg/Git, Matlab;
  • нание и понимание принципов цифровой обработки сигналов;
  • знание основ цифровой схемотехники, умение читать электрические принципиальные схемы;
  • желательно С++, Python.

 Условия:

  • работа в стабильной современной компании с 30-летней историей;
  • официальное трудоустройство;
  • перспектива профессионального роста, возможность повышения квалификации за счет работодателя;
  • график работы: с 9.00 до 18.00.