Инженер FPGA developer (verilog/ system verilog)
Обязанности:
- программирование блоков цифровой обработки сигналов на ПЛИС (verilog/ system verilog);
- моделирование систем связи и алгоритмов ЦОС в Matlab, в том числе с использованием Simulink;
- участие в комплексной отладке и испытаниях систем связи.
Требования:
- высшее профессиональное образование;
- знание языков программирования verilog, system verilog;
- работа с Hg/Git, Matlab;
- нание и понимание принципов цифровой обработки сигналов;
- знание основ цифровой схемотехники, умение читать электрические принципиальные схемы;
- желательно С++, Python.
Условия:
- Официальное трудоустройство;
- Работа в стабильной современной компании с 30-летней историей;
- График работы: с 9:00 до 18:00;
- Испытательный срок 3 месяца;
- Корпоративное питание, страхование от несчастного случая и клещевого энцефалита, возможность приобретения страховых программ (от Ковид, автострахование и др.) по корпоративным ценам;
- Возможность повышения квалификации за счет работодателя;
- Перспектива карьерного и профессионального роста, возможность вступления в ипотечную программу после 3х лет работы в компании;
- Возможно предоставление отсрочки от мобилизации.
Элемент не найден